经过CSD优化61阶FPGA FIR滤波器 VHDL 程序

经过CSD优化的FIR滤波器,16位系数,输入16 位 输出32位,61阶,资源消耗不到普通对称结构FIR的1/3,经过严格时序分析验证。速度有了极大的提高(是普通结构的1.5倍以上)。 提示:该程序由自行设计的软件工具(王氏幽灵数字工具箱--能够生成任意点(合法的)FFT,二维FFT,FIR(自动识别matlab系数文件.fcf),IIR,DCT,等经过优化的VHDL程序)自动生成,内部包含一个多输入流水线加法器,FIR模块,感兴趣的学者,可以邮件:fpga_dsp@qq.com,大家共同学习