Counter.zipFPGA累加器

FPGA累加器。 用D触发器(或74LS74)构成的4位二进制计数器(分频器) 1)建立波形文件,对所设计电路进行波形仿真。并记录Q0、Q1、Q2、Q3的状态。 2)对所设计电路进行器件编程。将CLK引脚连接到实验系统的单脉冲输出插孔,4位二进制计数器输出端Q0、Q1、Q2、Q3连接到LED显示灯,CLR、PRN端分别连接到实验系统两个开关的输出插孔。 3)由时钟CLK输入单脉冲,记录输入的脉冲数,同时观测 Q0、Q1、Q2、Q3对应LED显示灯的变化情况。