verilog_uart.zip

Name: verilog_uart.zip
Rating: 4.5 (31 reviews)
Author: meihua56386

上传者：meihua56386 2020-09-11 15:31:05上传 ZIP文件 5.67MB 热度 31次

以我开发多年FPGA的经验认为,此串口驱动逻辑为最明确,最易看懂的。以我开发多年FPGA的经验认为,此串口驱动逻辑为最明确,最易看懂的。以我开发多年FPGA的经验认为,此串口驱动逻辑为最明确,最易看懂的。

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uart verilog

分模块设计，使用modelsim仿真过，可以实现正确的收发功能，源代码都很齐全。

大小：0B | 2019-09-25 20:08:02
UART VERILOG

用VERILOG 来写的UART串口模块，用了无数次，不用怀疑代码稳定性。收发模块独立！

大小：0B | 2018-12-09 14:59:08
UART verilog

FPGA实现串行接口 RS232，用verilog编写。

大小：0B | 2018-12-09 14:59:10
verilog uart

欢迎分享,uart计数的开发与应用，适合初学者使用，语言简单清晰。

大小：0B | 2018-12-29 03:27:14
uart通信模块verilog代码.zip

uart通信模块verilog代码

大小：4KB | 2020-12-22 03:23:29
Verilog程序UART

VVerilog程序--UART,VerilogFPGAUART

大小：0B | 2019-05-15 18:18:18
UART RX verilog

将串行UART协议数据转换成8bit数据,接收数据带1bit起始位、8bit数据、1bit偶校验位、...

大小：5KB | 2020-08-29 07:06:12
verilog uart rtx

1.这是一个串口收发程序,亲测稳定性强, 2.使用verilog编写,8位数据,无校验 3.具有时钟...

大小：3KB | 2020-09-20 08:43:30
verilog uart实例

2008年最新verilog uart 实例,含有工程文件及详细说明

大小：766KB | 2020-08-31 05:50:17
uart源码verilog

支持uart协议RS232/422/485；verilog语言设计；支持任意比特率；滤除毛刺，时钟误...

大小：0B | 2019-10-05 16:23:17
uart源码Verilog

使用verilog实现uart功能，可在FPGA或CPLD中实现UART模块，实现串口通信。

大小：0B | 2018-12-09 14:57:33
VERILOG的uart

自己写的uart核很好用

大小：0B | 2018-12-09 14:59:08
UART源码（verilog）

大小：0B | 2019-03-17 22:01:47
UART4UART参考设计Xilinx提供Verilog代码uart verilog

UART4UART参考设计,Xilinx提供Verilog代码uart_verilog

大小：11.187 KB | 2023-02-03 18:26:35
UART verilog代码

TheUART(UniversalAsynchronousReceiver/Transmitter)...

大小：0B | 2019-07-23 08:15:30
verilog实现uart传输

里面有uart首发的模块,适合初学者学习

大小：9.18MB | 2021-01-23 13:50:35