关于verilog中if与case语句不完整产生锁存器的问题 上传者：youthstep 2020-09-03 02:08:58上传 PDF文件 83.68KB 热度 43次 在很多地方都能看到,verilog中if与case语句必须完整,即if要加上else,case后要加上default语句,以防止锁存器的发生,接下来就来说说其中原因。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
