FPGA内全数字延时锁相环的设计.pdf

现场可编程门阵列(FPGA)的发展已经有二十多年,从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片.现在,FPGA已广泛地应用于通信,消费类电子和车用电子类等领域,但国内市场基本上是国外品牌的天下. 在高密度FPGA中,芯片上时钟分布质量变的越来越重要,时钟延迟和时钟偏差已成为影响系统性能的重要因素.目前,为了消除FPGA芯片内的时钟延迟,减小时钟偏差,主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法,而其各自又分为数字设计和模拟设计.虽然用模拟的方法实现的DLL所占用的芯片面积更小,输出时钟的精度更高,