芯片设计:verilog语法
task模块如果用到不可综合的语句,就无法综合,只能用在system verilog中用于描述行为。task一般用在仿真里,在RTL不推荐使用。从C语言的角度讲,task相当于一个函数,被调用时方可执行。
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