verilog 可综合语句总结 上传者：攻城狮小Young 2020-08-20 01:06:31上传 PDF文件 54.38KB 热度 20次 要保证Verilog HDL赋值语句的可综合性,在建模时应注意以下要点:(1)不使用initial (2)不使用#10(3)不使用循环次数不确定的循环语句,如forever、while等 (4)不使用用户自定义原语(UDP元件)...等等。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论 攻城狮小Young 资源：393 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
