基于Cyclone III FPGA的DDR2接口设计分析 上传者：qq_48370 2020-08-08 13:32:03上传 PDF文件 79.72KB 热度 40次 用一个IP核完成对4片DDR2的控制(带宽为64bit),且DDR2的最高速率可达200MHz,以此完成对数据的高速大容量存储。由于采用一个DDR2的IP核进行控制,所以4片DDR2以地址和控制线共用、数据线独立的方式进行管脚连接。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
