论文研究 JPEG2000系数位平面编码的FPGA设计.pdf

研究JPEG 2000 标准中系数位平面编码的硬件实现问题,提出一种适合ASIC实现的结构,在保证编码速度的前提下,最大限度减小了片内小波系数缓存量,解决了扫描过程中如何对系数状态字进行读写的问题,大大减少了系统访问系数状态字的频率。设计中幅度细通道和清理通道并行工作,使编码时间比传统非并行工作减少30%以上。在FPGA上对设计进行了仿真验证。