16bit先行进位加法器设计(Verilog)

16bit先行进位加法器设计 相较于传统的串行进位加法器来说,先行进位加法器拥有更低得门延迟:对16位串行进位加法器来说,需要16个全加器串联而成, 每级全加器的进位输出Cout作为下一级全加器的输入Cin,这样的到C16就会有32级门延迟(全加器进位输出需要2级门延迟,结果 输出需要3级门延迟);但先行进位加法器只需要6级门延迟。