西南交大计组课程设计.zip
通过学习简单的指令系统及其各指令的操作流程，用 Verilog HDL 语言实 现简单的处理器模块，并通过调用存储器模块，将处理器模块和存储器模块连接形成简 化的计算机核心部件组成的系统。本资源包含源代码
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