论文研究HEVC帧内预测Planar和DC模式的VLSI架构设计与实现.pdf

在研究新一代高性能视频编码标准（HEVC）帧内预测中planar和DC模式预测算法的基础上，分别设计了高效VLSI架构，通过状态机的自适应控制和模块的复用来实现速度的提高和面积的减少。针对planar模式，设计了一种基于状态机自适应控制的寄存器累加架构；针对DC模式，设计了一种基于算法的分割处理架构。实验结果表明，所设计的架构在TSMC180nm的工艺下最高频率为350MHz，面积合计为68.1kgate，能够实现对4∶2∶0格式7680×4320@30f/s视频序列的实时编码，最高工作频率可以达到23.4MHz。