verilog 乘法器

Name: verilog 乘法器
Rating: 4.5 (34 reviews)
Author: k56773

上传者：k56773 2020-05-25 07:48:45上传 V文件 1.38KB 热度 34次

MUL的verilog设计，比较简化，使用资源较少；无testbench验证。

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verilog乘法器

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