基于verilog的时钟设计

Name: 基于verilog的时钟设计
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Author: lipng9424

上传者：lipng9424 2020-05-19 18:09:26上传 RAR文件 780.95KB 热度 47次

用veriolg语言实现时钟的功能，在DE2开发板上应用

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基于verilog的时钟设计

用veriolg语言实现时钟的功能，在DE2开发板上应用

大小：0B | 2020-05-19 18:09:26
基于verilog的数字时钟设计

基于verilog的数字时钟设计

大小：0B | 2019-04-27 23:33:40
基于Verilog HDL的数字时钟设计

个人课程作业，基于VerilogHDL的数字时钟设计，包括源代码和设计报告，供交流学习使用。如有使用...

大小：0B | 2020-06-12 09:12:38
基于verilog语言的数字时钟设计

有计时，跑表，闹钟，调整时间四大功能，功能完善，消逗也不错，

大小：0B | 2019-05-14 17:53:43
verilog时钟设计

FPGA 综合实验 always @(posedge clock0 or posedge clr) ...

大小：2KB | 2020-07-24 22:19:42
基于Verilog的数字时钟

大小：0B | 2019-02-22 02:49:55
时钟设计Verilog文件

用于实现时钟的Verilog代码，时钟功能有年月日，闰年判断，大小月判断，秒表，闹钟以及整点报时。可...

大小：0B | 2019-05-14 17:53:41
基于verilog HDL的FPGA时钟

用verilogHDL写的一个时钟，用LCD1602显示本人调试通过，显示时分秒，年月日没得问题

大小：0B | 2019-09-19 02:27:00
基于verilog实现的时钟信号程序

基于 OpenGL 的时钟信号程序可以直接粘贴复制编译

大小：0B | 2019-06-21 17:15:10
基于verilog的定时时钟代码

大小：0B | 2018-12-31 17:27:46
基于verilog的时钟分频器

基于verilog的任意时钟分频器，包括ucf管脚约束文件和时钟约束文件，只需要在FPGA上输入分频...

大小：0B | 2019-05-31 11:47:07
verilog时钟

采用verilog语言，运行在FPGA上的时钟程序，包括小时、分钟、秒，进行计时、

大小：0B | 2018-12-09 12:38:42
verilog时钟分频

大小：0B | 2018-12-08 07:46:40
数字时钟verilog

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大小：0B | 2019-09-07 02:52:43
verilog时钟显示

大小：0B | 2019-01-20 23:20:21
Verilog时钟分频

verilog时钟分频,50Mhz分频成5Mhz的实现代码

大小：0B | 2019-09-03 08:40:44