基于System_Verilog语言验证方法学(中文)

《VMMforSystemVerilog》致力于如何建立一个可升级，可预期，可重用的验证环境，使得用户能充分利用断言性，重用性，验证平台自动生成，覆盖率，形式分析以及其他先进验证技术特点，从而帮助解决RTL以及系统级中验证技术问题。如此一个环境能在芯片迈出成功第一步时增加用户验证信心。《VMMforSystemVerilog》目的是针对所有SoC，IP项目建立一个高效，可控验证过程。《VMMforSystemVerilog》来源于业界领先的ARM公司，Synopsys公司（新思科技）及其客户经验。