串行乘法器verilog HDL设计代码 上传者：青春如风 2020-05-19 02:32:06上传 V文件 2KB 热度 42次 移位相加法乘法器设计原理是从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加，直至被乘数的最高位。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
