FPGA Verilog 数字闹钟 上传者：糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖 2019-10-06 07:20:08上传 ZIP文件 1.51MB 热度 40次 可以实现计时功能，跑表功能，闹钟定时，计时调节，跑表调节，用Verilog编写，动态数码管显示，本人已经实际验证过了，在本人的开发板上运行的非常完美 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-10-06 07:20:08 有点帮助，但不是我想要的 码姐姐匿名网友 2019-10-06 07:20:08 很有用的资源 不错 码姐姐匿名网友 2019-10-06 07:20:08 很不错，整个工程的文件都在 码姐姐匿名网友 2019-10-06 07:20:08 好资源，对课设很有帮助 发表评论 糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖糖 资源：5 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
有点帮助，但不是我想要的
很有用的资源 不错
很不错，整个工程的文件都在
好资源，对课设很有帮助