带有双时钟fifo的串口Verilog代码 上传者：zmqgeek 2019-09-27 16:48:53上传 其他文档文件 18KB 热度 26次 quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，收和发模块之间插入了一个跨时钟域的FIFO，供大家一起学习和参考，本代码有参考www.fpga4fun.com网站的资料。该代码稳定可靠，可用作fpga设计和调试 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-09-27 16:48:54 可以试试看 码姐姐匿名网友 2019-09-27 16:48:54 可以用，谢谢楼主分享 码姐姐匿名网友 2019-09-27 16:48:54 不实用，模块画的 码姐姐匿名网友 2019-09-27 16:48:54 不错，还行吧 发表评论 zmqgeek 资源：4 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
可以试试看
可以用，谢谢楼主分享
不实用，模块画的
不错，还行吧