浮点除法verilog设计 上传者：woaijj74 2018-12-27 05:45:14上传 ZIP文件 2.77KB 热度 61次 浮点格式遵循 IEEE754 标准。verilog设计源代码。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2018-12-27 05:45:14 给出了一些很好的算法 码姐姐匿名网友 2018-12-27 05:45:14 直接用没能成功，大家怎么用的呢 码姐姐匿名网友 2018-12-27 05:45:14 挺适合我现在写的程序 不错 初学者要用可以再改一改 码姐姐匿名网友 2018-12-27 05:45:14 给出了一些很好的算法 很好！！ 码姐姐匿名网友 2018-12-27 05:45:14 不错，代码值借鉴，但不知为什么我仿真不出来。 码姐姐匿名网友 2018-12-27 05:45:14 不错，执行结果也是正确的ieee754的格式 码姐姐匿名网友 2018-12-27 05:45:14 不错，有注释，整体结构也不错 码姐姐匿名网友 2018-12-27 05:45:14 不错，是个Verfilog的divider的完整代码 码姐姐匿名网友 2018-12-27 05:45:14 给出了一些很好的算法 适合初学者 发表评论
给出了一些很好的算法
直接用没能成功，大家怎么用的呢
挺适合我现在写的程序 不错 初学者要用可以再改一改
给出了一些很好的算法 很好！！
不错，代码值借鉴，但不知为什么我仿真不出来。
不错，执行结果也是正确的ieee754的格式
不错，有注释，整体结构也不错
不错，是个Verfilog的divider的完整代码
给出了一些很好的算法 适合初学者