Verilog课程设计工程文件以及源代码 上传者：tsy20019163 2018-12-26 11:41:02上传 RAR文件 838.93KB 热度 37次 基于Verilog设计的"时钟"工程文件,quatus打开即可。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 realxie 2025-01-06 23:54:14 非常实用，简单易懂！ jack_mao 2025-01-09 20:24:16 不错不错，基本的代码很有用，特别是关于FIFO的 发表评论 tsy20019163 资源：1 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
非常实用，简单易懂！
不错不错，基本的代码很有用，特别是关于FIFO的