VHDL语言的设计

实现 1、用VHDL语言设计没有清零、置位和使能控制的D触发器。 2、选做：用VHDL语言设计有清零、只为控制的JK触发器。 3、限做：用VHDL语言编写一个二-十进制同步计数器，用按键k7作为输入脉冲，每按一下，计数器增加1，一直到9后，在按键则回到0，同时结果显示在一个数码管上。锁定引脚并下载验证结果。 新手露脸时间~~~这是本人的VHDL作业，拿来共享一下