verilog中多个else_if级联造成的综合电路的低效率及解决办法 上传者：ljxin34232 2019-08-02 05:36:12上传 PDF文件 47.18KB 热度 30次 通过在quartus中仿真并分析综合后的RTL图，分析了多个else_if级联对综合结果的影响，说明了为什么我们要避免这样的代码风格。提出了解决办法，包括使用多个if_else来代替else_if的多级级联，还有用casex语句来代替多个esle_if级联。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论 ljxin34232 资源：5 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
