VHDL设计的数字钟(课程设计报告)包含各个模块 上传者：zhaojuzi 2019-07-26 21:38:35上传 DOCX文件 577.07KB 热度 26次 这是我自己写的课程设计报告里面有各个模块的仿真。比如秒分时，还有分频，整点报时。数字钟的功能也很全可调节时间总之也是自己辛苦的结果 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论 zhaojuzi 资源：18 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
