基于VHDL的1/100s计时器的设计

Name: 基于VHDL的1/100s计时器的设计
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Author: qq_65662

上传者：qq_65662 2019-07-12 15:02:56上传 PDF文件 712.27KB 热度 26次

这是一基于硬件描述语言的数字电路设计，采用EDA自上而下的设计方法，运用quartusII软件平台，用FPGA验证。

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