FPGA 60计时 上传者：dj51185 2019-06-01 04:03:59上传 RAR文件 139.13KB 热度 48次 60进制计数可以做秒和分钟的计时entityjishu60isport(s:instd_logic;--置位信号（低电平有效）clk:instd_logic;--时钟信号data:instd_logic_vector(5downto0);--预置数num:bufferstd_logic_vector(5downto0);--计数结果co:outstd_logic);--进位信号 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
