VHDL 原理图编辑8位全加器实验报告 上传者：chuyizi 2019-05-27 20:19:04上传 DOC文件 871KB 热度 105次 VHDL原理图编辑，从半加器到1位全加器，在到8位全加器，详尽设计流程，包括原理图，仿真图形，波形分析，实验总结与体会 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-05-27 20:19:04 还可以 用了还不错！ 码姐姐匿名网友 2019-05-27 20:19:04 只能做简单的参考，没有具体程序，不过还行！ 码姐姐匿名网友 2019-05-27 20:19:04 是步骤，可以参考下 码姐姐匿名网友 2019-05-27 20:19:04 只有实验步骤 没有程序，，， 码姐姐匿名网友 2019-05-27 20:19:04 看样子我下载错了，您这是用8个一位全加器做的8位全加器，而我需要的是只用一个一位全加器设计的8位全加器。 发表评论
还可以 用了还不错！
只能做简单的参考，没有具体程序，不过还行！
是步骤，可以参考下
只有实验步骤 没有程序，，，
看样子我下载错了，您这是用8个一位全加器做的8位全加器，而我需要的是只用一个一位全加器设计的8位全加器。