直方图均衡化 verilog代码 FPGA

我严重怀疑写这个代码的人是不是真的会Verilog，那么多低级的语法错误。。。这种程序难道自己写完了不编译一下的嘛。 还有就是代码复位和同步的语句也太啰嗦了，还定义了那么多冗余的reg变量，还几乎没有注释，程序几乎就没有什么可读性。请发布这些资源的时候用点心成吗

在百度上可以搜索到这个代码，不过还是谢谢啦

不错。正需要！

可以参考借鉴，但对于初学者还不够详细