國家晶片系統設計中心最新的LogicSynthesis教材
Schedule(day1)IntroductiontoLogicSynthesisIntroductionDesignobjectStaticTimingAnalysis(STA)SynopsysdesignanalyzerenvironmentHDLCodingForSynthesisSynthesizableVerilogHDLSometricksinVerilogHDLDesignwarelibraryLabTime(Lab1)
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