高速缓存(Cache)的Verilog代码 上传者：ybch74473 2019-05-13 18:01:13上传 ZIP文件 6.49KB 热度 83次 该工程包含数据缓存D_Cache和指令缓存I_Cache的Verilog代码和仿真文件，Cache的详细技术参数包含在.v文件的注释中。直接相连16KBD_CacheCache写策略：写回法+写分配(二路)组相连16KBI_CacheCache替换策略:LRUI_Cache的工作就是在cpu需要指令时将指令从主存中搬进I_Cache，再传给CPU，而D_Cache在解决数据读外，还要注意数据写入的问题。本工程可以与arm.v中的arm核协同工作，主存使用dram_ctrl_sim。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-05-13 18:01:13 好资源，不错不错 码姐姐匿名网友 2019-05-13 18:01:13 不错的资料，可以参考。 码姐姐匿名网友 2019-05-13 18:01:13 很有条理，具有很好的参考价值 码姐姐匿名网友 2019-05-13 18:01:13 这个真的非常好,借鉴意义蛮大. 码姐姐匿名网友 2019-05-13 18:01:13 参考一下，看看硬件怎么做的。 码姐姐匿名网友 2019-05-13 18:01:13 代码清晰，感觉还不错 码姐姐匿名网友 2019-05-13 18:01:13 跟我们的工程好像 码姐姐匿名网友 2019-05-13 18:01:13 貌似缺点文件，比如arm.v 。。。 发表评论 ybch74473 资源：4 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
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貌似缺点文件，比如arm.v 。。。