verilog设计2倍频 上传者：您好啊数模君 2019-05-01 00:36:07上传 TXT文件 655B 热度 58次 用verilogHDL语言通过两种方法实现设计2倍频 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-05-01 00:36:07 思路是对的，编译有问题 码姐姐匿名网友 2019-05-01 00:36:07 利用寄存器的延迟时间, 得到两个同频不同向的时钟信号, 就可以实现2倍频, 一次类推可以实现2^n次倍频. 码姐姐匿名网友 2019-05-01 00:36:07 频率较高时无法倍频 码姐姐匿名网友 2019-05-01 00:36:07 不知奇数倍频怎么办 码姐姐匿名网友 2019-05-01 00:36:07 原理还是可以理解的，编译有点问题 码姐姐匿名网友 2019-05-01 00:36:07 原理是对的 但是实现有问题 码姐姐匿名网友 2019-05-01 00:36:07 思路不对啊 跳上去就再也下不来了应该 码姐姐匿名网友 2019-05-01 00:36:07 思路对，编译有错误呀 码姐姐匿名网友 2019-05-01 00:36:07 晕，编译有语法错误 发表评论
思路是对的，编译有问题
利用寄存器的延迟时间, 得到两个同频不同向的时钟信号, 就可以实现2倍频, 一次类推可以实现2^n次倍频.
频率较高时无法倍频
不知奇数倍频怎么办
原理还是可以理解的，编译有点问题
原理是对的 但是实现有问题
思路不对啊 跳上去就再也下不来了应该
思路对，编译有错误呀
晕，编译有语法错误