基于Verilog结构化建模的16位的全减器 上传者：文某风中编程 2018-12-16 00:08:14上传 ZIP文件 1.64KB 热度 39次 代码是基于Verilog结构化建模的16位的全减器； 设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
