booth乘法器verilogHDL代码 上传者：caoyuanen 2019-03-04 12:25:14上传 其他文件 500kb 热度 65次 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-03-04 12:25:14 代码凌乱。。。。不适合新手 感谢了 码姐姐匿名网友 2019-03-04 12:25:14 一个字乱！并且没有实质的东西，初学者可以共同交流的 码姐姐匿名网友 2019-03-04 12:25:14 注释有点乱，整体结构不太整齐，不够还是可以借鉴下 码姐姐匿名网友 2019-03-04 12:25:14 代码风格偏乱 码姐姐匿名网友 2019-03-04 12:25:14 不错，只是注释有点问题 码姐姐匿名网友 2019-03-04 12:25:14 一般 不具有很好的指导性 不是模块化设计 码姐姐匿名网友 2019-03-04 12:25:14 4位的，一般，注释都是乱马~ 码姐姐匿名网友 2019-03-04 12:25:14 一般 还行吧，对于注释 没有太多。 发表评论
代码凌乱。。。。不适合新手 感谢了
一个字乱！并且没有实质的东西，初学者可以共同交流的
注释有点乱，整体结构不太整齐，不够还是可以借鉴下
代码风格偏乱
不错，只是注释有点问题
一般 不具有很好的指导性 不是模块化设计
4位的，一般，注释都是乱马~
一般 还行吧，对于注释 没有太多。