-
asic实验:使用Verilog语言设计一个(3,1,8)卷积编码器
大小:1.29MB | 2019-08-17 19:05:37 -
要设计一个(7,4)线性分组码的译码程序,最基本的是要具有对接收到的整个码组中提取信息码组的功能。但...
大小:103.46KB | 2019-04-30 01:29:35 -
大小:0 | 2019-01-09 22:40:09
Ta的上传资源列表