-
该设计的频率和脉冲占空比都可变,且由外部输入引脚进行配置;其中可变周期(00表示40ms、01表示8...
大小:155.99KB | 2019-05-02 16:36:04 -
本资源只提供“基于FPGA的GMSK调制模块的设计与实现”Verilog设计源代码
大小:7.81KB | 2018-12-20 11:11:57
Ta的上传资源列表
该设计的频率和脉冲占空比都可变,且由外部输入引脚进行配置;其中可变周期(00表示40ms、01表示8...
本资源只提供“基于FPGA的GMSK调制模块的设计与实现”Verilog设计源代码