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open core 的 CPU源代码,使用verilog编写
大小：103.71KB | 2020-10-06 08:51:28 -
本文档记录了如何使用modelsim进行前仿真和后仿真，对学习FPGA与modelsim有一定的帮助...
大小：479KB | 2019-07-08 14:17:09 -
这个文档以一个例子，描述了数字IC设计后端[APR]的整个流程，非常具有学习的意义
大小：993KB | 2019-05-20 10:51:54 -
使用Verilog写RISCCPU资料和代码，内容广，是CPU设计的备之作
大小：861KB | 2019-05-06 06:01:07 -
大小：0 | 2019-03-02 07:48:05
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大小：0 | 2019-02-27 06:32:17
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nandflash接口的verilog代码，总线使用wishbone
大小：2.34KB | 2018-12-09 14:59:22
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