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pulp riscv soc核systemVerilog描述，含dpram、sram模型，可直接仿真...
大小：3232809 | 2024-04-16 08:22:28 -
使用SystemVerilog语言编写的RTL代码，实现了PULP平台上的RISC-V核心，采用四级...
大小：13247393 | 2024-04-16 08:21:33 -
RTL代码，内含SOC核心，用于学习，不得商用。
大小：1241201 | 2024-04-16 08:20:11 -
逻辑分析仪的软件工具是用于捕捉波形的关键。
大小：380270781 | 2024-04-16 08:19:53 -
这是红芯电子的altera开发板资料,这是系列资料的第五部分,后续还有原理图,verilog代码,m...
大小：174.97MB | 2020-11-08 03:10:58 -
这是红芯电子的altera开发板资料,这是系列资料的第三部分,后续还有原理图,verilog代码,m...
大小：3.55MB | 2020-11-08 03:10:58 -
这是红芯电子的altera开发板资料,这是系列资料的第一部分,后续还有原理图,verilog代码,m...
大小：3.53MB | 2020-10-29 20:52:41 -
这是红芯电子的altera开发板资料,这是系列资料的第三部分,后续还有原理图,verilog代码,m...
大小：3.55MB | 2020-11-08 03:10:58 -
黑金FPGA开发板相关原理图硬件相关，有关的芯片介绍
大小：22B | 2020-05-27 23:19:13 -
这是红芯电子xilinx开发板全套资料的第四部分，一共有四部分，还有视频资料，视频资料太大就不上传，...
大小：78.72MB | 2020-05-25 17:10:36
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