详细介绍了Verilog编程中组合逻辑和时序逻辑的区别及其应用,通俗易懂。

基于FPGA与ADS8364的同步信号采集系统之程序，简洁易懂。

一个用于FPGA中时钟产生的程序，PLL可以提供稳定的内部时钟。