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该模块实现的是8阶对称系数的并行fir滤波器设计。
大小：2.96KB | 2020-01-04 13:01:44 -
Verilog HDL based FIR filter design - code
大小：1.62KB | 2019-06-22 11:22:14
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该模块实现的是8阶对称系数的并行fir滤波器设计。
Verilog HDL based FIR filter design - code