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完整的AES加密的verilog代码,经过验证在FPGA内可以实现,而且还附带相应的仿真环境和可以执...
大小:102.58KB | 2019-09-04 10:19:38 -
生成伪随机序列的verilog代码,可以通过Modelsim仿真。
大小:7.36KB | 2019-05-25 12:45:50
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完整的AES加密的verilog代码,经过验证在FPGA内可以实现,而且还附带相应的仿真环境和可以执...
生成伪随机序列的verilog代码,可以通过Modelsim仿真。